看板 Tech_Job作者 e520615 (旁)標題 [請益] FPGA轉數位IC時間 Sun Mar 20 10:38:30 2022
代PO
小弟在系統廠寫了幾年的FPGA
最近有機會獲得了豬屎屋的 offer
版上應該大部分都是從學生時期就開始接觸
有人跟我一樣是半路出家從 FPGA 轉 數位IC 設計的嗎?
轉換上有沒有特別困難的點呢?
怕進去後跟不上大家腳步
想趁著on board 前惡補一下相關知識
謝謝大家 感激不盡!!!
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推 damneye: 趁現在多休息陪家人，讓自己放鬆一點1F 03/20 10:43
推 den7: 數位IC的哪部門？只做前段是差不多的2F 03/20 10:51
→ TsmcEE: 放心啦 這兩年多的跟你一樣 進來被做de dv都有3F 03/20 10:55
推 GymRat: 都有製程來M做數位IC了4F 03/20 10:56
推 lolo0129: 有人連verilog 是什麼都不知道也可以被錄取，這種天選之人也都能當DE了，安拉（二三線IC廠的真實事蹟）5F 03/20 10:57
推 tkhan: 有人verilog當C寫都能進來了8F 03/20 11:09
推 luckyBF: 不知何時可以看到有人把verilog 當python 寫9F 03/20 11:25
推 ctct0513: verilog 學很快啦 怕啥10F 03/20 11:57
推 fxp87117: 我還看過三線廠收了一個物理碩連二進位都不知道是什麼的進去當DE，這時代沒什麼不可能了11F 03/20 11:59
推 kenhsu28: 不要害怕，數位IC部門裡面也是有人專門在繞FPGA的13F 03/20 11:59
→ easych: XD永遠記得前輩說Verilog 就當C寫就好啦14F 03/20 12:54
推 ArgoVesta: FPGA也是數位IC設計的一環啊…
話說還有人會把Ptt ID跟其他社群ID取一樣的哦好好笑15F 03/20 13:02
推 HenryLin123: verilog當C寫一個for loop就爆炸了。18F 03/20 13:34
→ StrKO: 不要怕 2.3線未來中文系都可以進去當DE19F 03/20 14:03
推 Max112358: 當C寫，要存數據怎麼辦，reg [1023:0] var[1023:0];20F 03/20 14:05
→ StrKO: 還有數位IC也要懂FPGA 出家是啥意思?22F 03/20 14:07
→ freef1y3: 根本只需要reg就好 不懂在那分reg wire幹嘛23F 03/20 14:12
推 supersu1a: 求示範只用reg寫完一個module25F 03/20 14:28
推 ArgoVesta: 看來上面有某樓就是雜魚哈哈
Wire跟reg可以混為一談真猛
你要這樣寫也沒差 看你code的人會很衰而已26F 03/20 14:33
→ freef1y3: 只用reg寫module怎麼辦不到 把assign移到always而已29F 03/20 14:40
推 ArgoVesta: 對 不是辦不到 但這就跟智障沒兩樣 一看就知道是雜魚的寫法30F 03/20 14:41
→ freef1y3: 就算不是雜魚寫的 你看到他用reg也不代表是FF
還不是要去看是在哪裡設值
要區分就是用命名區分 不然就是語言規範FF型別只能在sequentail block賦值
搞一個reg wire根本不上不下33F 03/20 14:45
→ freef1y3: verilog就是個很過時的語言39F 03/20 14:52
→ freef1y3: 可惜敝司的synthesis flow吃不了system verilog41F 03/20 14:55
→ mmonkeyboyy: 很久以前就有在推類似comb ff latch 這種寫法在verilog 上 好 debug,
最終版都過五年了….orz 我印象中都吃，連verilator都吃了 只剩下iv yosys 這種吃一半的44F 03/20 14:59
→ freef1y3: 我們這裡要手動把unique if轉成and or 哈哈48F 03/20 15:05
推 douya: system verilog package+for loop當c 寫也不是不行呀49F 03/20 15:27
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