看板 Gossiping作者 ExpressCrass (伊漂古瑞斯)標題 Re: [新聞] 蘋果：處理器製程差異不影響實際使用時間 Sat Oct 10 18:20:44 2015
其實蘋果這次我不相信內部測試的時候沒發現這個問題
照理來說14奈米的功耗理當來說應該要小於16奈米的
我盡量用文組可以理解的方式說明
所謂的製程大小就是電晶體內閘極間(Source和Drain)length的長短
越短的話不但單位面積內可以放入更多的邏輯閘增加處理效能
也可以縮短等效電阻的總體功耗
這次蘋果把他們的A9 CPU分別開給兩家公司
相信兩間開的光罩一定是不一樣的
要是一模一樣這不是小事 這應該不得了惹
至於有人可能會問說
欸欸 三星的製程比較短
效能應該照理說比較好挖
這一點是沒錯
三星在這次A9的CPU跑分是小贏大概1%~2%的效能吧o'_'o
http://goo.gl/JdRMws
從這張圖可以發現三星的14nm製成有效的縮小整張CPU的大小
但是TSMC的面積大了8.5mm^2
所以說這兩張CPU效能幾乎可以說是一樣的
好吧 來談一下這次為人詬病的TDP問題
現在主流的半導體元件還是MOSFET為大宗
至於技術方面就是如何去排列堆疊內部的電晶體
現在主流技術就是多閘極電晶體
它的好處是在於說可以使用一個電極來控制多個閘極
也可以用多個電極來控制各個閘極
這個技術有效的解決了在電晶體在接近物理極限的製作困難
至於結構方面現在主流的方式是使用Fin-Fet這種電晶體結構
它的主要設計方向就是將導電通道設計在矽鰭裡面
其大意就是把Gate包住了Source和Drain兩個極端
這可以有效的大面積節省了製成空間
縮短了Length長短就等於縮短了多少製成大小
另外不同的結構也會影響到電晶體元件之間的效能
這些就是半導體廠商需去研發跟創新的地方了
回到正題
為什麼三星的CPU會耗電呢
這就用一句話說明完整吧
技術不到、設計不良
上面說過Fin的技術是把Source和Drain兩個包在GATE裡面
但是這方面的結構跟排列方式都是要不斷去研發跟測試才能做到越來越小的製程
如果做不好就會有漏電的現象產生
大家還記得三星在不知道多少奈米的製程上面慘輸TSMC
他們在慘輸之後把全部精力放在這次14奈米的製成上面
相反的TSMC選擇在加強16奈米的結構性
至於結果就不用說了吧
反正結論就是
沒那個屁眼 就不要做那個馬桶
拉是拉得出來 只是你屁眼那麼小 搞那麼大的馬桶
遲早有一天摔進糞坑的 就像今天的三星一樣
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推 abram: 還好我看得懂結論1F 10/10 18:22
推 cul287: 我也是那麼覺2F 10/10 18:22
推 alog: 嗯嗯 快點推 以免人家說我不懂145F 10/10 18:23
推 badkidXD: 三星這群垃圾
搞不好他們這群狗根本沒用14奈米製程6F 10/10 18:23
三星我印象他們S6的CPU是使用14奈米的製成
只是在同樣安卓陣營大殺四方
但是但是
這次S810是開給TSMC做的
台GG在20奈米搞了高通
所以可以說互相扯平啦
※ 編輯: ExpressCrass (115.43.223.231), 10/10/2015 18:25:43
推 tmwolf: 我也這麼認為8F 10/10 18:24
→ drigo: 文組只看得懂結論部分，洩洩9F 10/10 18:25
推 winner27: 14nm做出來比16nm鳥還敢拿出來賣真的有夠屌...10F 10/10 18:25
→ w60904max: A8也是TSMC 20nm阿 是高通自己砸鍋吧13F 10/10 18:26
推 missin: 耗電又低良率，GG14F 10/10 18:26
→ w60904max: 三星的S6 CPU 給gg做 搞不好也是像這次一樣 屌打自家1418F 10/10 18:27
※ 編輯: ExpressCrass (115.43.223.231), 10/10/2015 18:27:54
推 fallen01: 就是***半桶水 leakage current都搞不定19F 10/10 18:27
推 MacOSX10: 不對吧 跑分評測結果目前網上看到的都是台積贏三星20F 10/10 18:28
→ wsxasd123: 嚴格講起來 810 是Q社自己搞笑, 趕鴨子上架的產品21F 10/10 18:28
→ rogergon: 85mm^2，唉，不忍噓了。22F 10/10 18:29
少打了個小數點r 別這樣 我難得發認真文欸o'_'o
→ ArSaBuLu: 怎麼不說GG偷偷用10nm 卻騙大家自己是16nm23F 10/10 18:29
→ wsxasd123: 沒做任何optimize就噴出來的爛貨, 跟當年nVidia24F 10/10 18:29
※ 編輯: ExpressCrass (115.43.223.231), 10/10/2015 18:30:36
→ wsxasd123: 一樣沒能力改架構生出來的tegra 3一樣爛25F 10/10 18:30
推 Galm: 就說了啊,***只想拚製程用低價搶單,好像越小越屌,結果...26F 10/10 18:30
推 Leoreo: 翻譯:總之就是顆狂漏電的廢物27F 10/10 18:30
→ wsxasd123: 這件事證明了不要呆呆的拿ARM reference design去玩
下場都是悽慘無比29F 10/10 18:30
噓 yytseng: 台積的看這篇應該會笑，ㄧ知半解也要教文組31F 10/10 18:34
別這樣r 我也只是個肥宅學生 還沒去回收場賣肝
從書上念到的大致就這樣
業界的詳情我也不清楚 我只是把知道的分享一下o'_'o
→ Galm: 記得沒多久前不是有新聞在捧***製程上面說什麼超越了GG XD32F 10/10 18:34
我是之前看一篇文章說三星小贏1~2%啦 o'_'o
可能大大這篇也是對的
測試條件不同的話數據分析也可能不同ㄅ
推 flybow: 經過810高通不下單給GG了，改找＊＊＊，之後應該會找中國35F 10/10 18:36
※ 編輯: ExpressCrass (115.43.223.231), 10/10/2015 18:37:17
→ flybow: ＊＊＊很聰明啊，直接決戰新世代的製程 搞舊的贏不了啊36F 10/10 18:37
→ saedn: 我可以拿效能好的*** 換 gg 嗎 oaq 不用加錢唷38F 10/10 18:37
推 iamten: 推啊....................其實看不懂39F 10/10 18:38
推 oidkk: 推40F 10/10 18:38
推 dsync: ***14nm 看來真的做不太好 4月 S6的續航力也是低S5 22%44F 10/10 18:41
推 Jiummay: 可以請噓文的高手出來開釋嗎? 很厲害的樣子47F 10/10 18:43
推 dsync: 另外台GG 20nm 應該沒搞什麼高通吧 是高通自己設計差49F 10/10 18:46
是ㄇ 那可能是我唸書唸錯惹 之前印象教授是說Drain和Source之間的通道長度是製成
大小的取決方向 我等一下去翻一下屎蜜絲電子學好惹
※ 編輯: ExpressCrass (115.43.223.231), 10/10/2015 18:51:50
推 bmjack: 不推 別人還以為我看不懂53F 10/10 18:50
推 e1q3z9c7: 跟我想的一模一樣 被你搶先講了54F 10/10 18:52
→ littlegreen: 我替文組翻譯：馬英九當總統 understand?55F 10/10 18:53
噓 am163178: 懂一半不要亂教人好嗎 還有高通是自己設計瑕疵怪台積幹嘛56F 10/10 18:54
→ wsxasd123: 那個糾正人家是 gate length 的也太好笑, gate length不就是 source to drain 的 channel length?
這就好像在說 "不對, 不能叫總統, 要叫國家元首" 一樣腦包, 讀書讀去背上的標準範例59F 10/10 18:57
推 NTUinfo: 良率問題吧 感謝輪班星人的努力63F 10/10 18:59
推 weidersin: 三星的品質一定符合蘋果要求拉 只是GG品質太強64F 10/10 19:00
推 yytseng: length都是等效的，drawn的會大些，16/14都是喊給外行65F 10/10 19:04
推 dkchronos: S810是高通自己搞得包，我想跟台GG無關66F 10/10 19:06
→ lazioliz: 104.5mm^2 - 96mm^2 = 8.5mm^2似乎不是唯一解69F 10/10 19:19
推 cocokeke1556: lengthe 單字是長度哦，跟gate size不一樣喔
笑人之前，先查一下英文單字，謝謝74F 10/10 19:31
推 goodideals: 其實不同製程design也不ㄧ樣 三爽漂那麼大 苦了IC des76F 10/10 19:40
推 wsxasd123: 可憐, 自爆一次不夠還要自爆兩次, 你知道什麼是
feature length 嗎? 你是在說施敏講的不對你這個半吊子講的才對嗎? 你要不要寫信去給施敏說: 你講的不對, 請把你的著作半導體元件物理更正然後出第四版
還查一下單字咧, 我知道你查了然後一樣自爆
你知道什麼是餵豬吃人參嗎?77F 10/10 19:40
推 fransice7: "我盡量用文組可以理解的方式說明" XDDDDDDDDDDDDDDDDD84F 10/10 19:47
→ wsxasd123: 秀兩次下限不夠還要秀第三次, 你老師都在上吊了
在施敏的著作裡, gate length 跟 feature length 都是一樣的東西, 到底想要狡辯什麼呢?
上網嘴炮嗆人前, 好好把施敏的聖經唸過一遍可以嗎85F 10/10 19:49
噓 iverson22: 不覺得你有用文組理解的方式說明，你打那句只是想嗆文組吧？92F 10/10 20:15
噓 newtyper: 翻成中文：三星狗垃圾滾喇幹94F 10/10 20:18
→ sholin: FET觀念都錯,在你還有點創意,再寫一篇吧96F 10/10 20:24
噓 nitvx: 台G哪裡搞高通了 高通那什麼爛設計97F 10/10 20:34
推 cocokeke1556: 給原po：對不起我搞錯了，我剛又去翻了一下書
製程寬度是指 gate length 沒錯
我有跟公司內的rd求證，對不起，是我記錯
一開始我說的是 gate metal 和 gate oxide 的寬度fab製程裡我認為 gate metal 和 length是有誤差的總而言之，就是我搞錯，你不用去問老師啦XDDD101F 10/10 21:00
→ jameshcm: Apple設計晶片是只提供電路圖，讓代工廠自行去layout；107F 10/10 21:05
→ jameshcm: 還是連layout都幫忙做好了，只差光罩細節讓代工廠微調？因為這兩種做法出來結果會差很多....覺得應該是前者
有鄉民說這次是TSMC半買半相送，多花了精神做出超越標準的產品，SamSung只是循規蹈矩做到及格；可惜那篇他自刪謝謝解惑109F 10/10 21:06
推 cocokeke1556: 通常會做到 gate oxide 和 gate length 幾乎一樣114F 10/10 21:09
→ jameshcm: 這篇明明就只有電子科系，且修過半導體製程的人才看得懂原PO很故意 XD115F 10/10 21:11
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