※ 本文轉寄自 ptt.cc 更新時間: 2017-05-23 10:23:41
看板 Tech_Job
作者 標題 Re: [新聞] 應材宣布成功導入鈷材料取代銅，延續摩
時間 Fri May 19 19:01:49 2017
由於這是個很有意思的題目，所以我稍微搜尋了一下相關的文獻
又由於蔽人在下我的英文很爛，且這不在我的專業領域內,若有錯誤請幫忙指正，若是有
這方面專業者請不吝指教
我使用的初始關鍵字為cobalt damascene(以下我簡稱為鈷製程),然後由reference搜尋到
相關的文獻,大致上說的是copper damascene(以下簡稱銅製程)在10nm世代終結(這裡的世
代就如同台積的16,10,7nm,非指damascene的pitch)
相關的文獻,大致上說的是copper damascene(以下簡稱銅製程)在10nm世代終結(這裡的世
代就如同台積的16,10,7nm,非指damascene的pitch)
雖然說銅的電阻率比鈷還低很多，但是銅製程中的阻障層(barrier)並不容易再減少厚度
，在銅電鍍的過程中會因為可填入銅的體積劇減，產生空隙(void)
因此10nm以下,需要改進阻障層的材質或是採用新的導體，也就是鈷
由於鈷可以使用無電電鍍底部成長型填充製程(electroless bottom up fill in),可以製
造
出無空隙(void free)導線，因次可藉次取代銅製程
對於一般半導體廠，銅製程依舊是最佳選擇，因為銅的電阻率比鈷低很多
對於台積、英特爾、***來說(我該提聯電嗎？),更先進的製程或許會採用鈷製程
而最有潛力的運用商，會是DRAM廠
在高深寬接觸窗( high aspect ratio contact)的金屬填充上，底部成長型填充是非常有
吸引力的誘因
以上，提供給想知道更多的人一點個人所知的訊息
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.8.117.142
※ 文章代碼(AID): #1P7j2VMG (Tech_Job)
※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1495191711.A.590.html
推 : 長知識1F 05/19 19:07
推 : 長知識+12F 05/19 19:13
推 : 推 謝謝分享3F 05/19 19:15
推 : 推4F 05/19 19:16
推 : 感謝 長知識了5F 05/19 19:21
推 : 認真！！感謝6F 05/19 19:26
推 : 受教了！7F 05/19 19:36
推 : 謝謝分享8F 05/19 20:17
推 : 推9F 05/19 20:25
推 : 長知識了10F 05/19 20:28
→ : electroless 感覺是指化鍍,是的話藥水商應該很爽..11F 05/19 20:28
→ : bottom up fill in 有點像是深孔鍍膜...y
→ : bottom up fill in 有點像是深孔鍍膜...y
推 : 受教了13F 05/19 20:33
推 : barrier是哪一層阿]14F 05/19 20:39
推 : electroless無電電鍍 用化學氧化還原法鍍15F 05/19 20:45
→ : barrier在銅的底下。感謝補充我不知道的部份16F 05/19 20:49
推 : 推個17F 05/19 20:58
推 : 我現在就在觀察雙晶銅的void 我難過qq18F 05/19 21:09
推 : 應該很多人早就知道換成cobalt吧19F 05/19 21:13
推 : 2 .3年前就在測試台積的Co pattern
推 : 2 .3年前就在測試台積的Co pattern
推 : 沒想到這麼快qq21F 05/19 21:20
推 : 推～不過銅也能無電鍍啊22F 05/19 21:32
推 : 感謝～長知識了23F 05/19 21:46
→ : 感謝 原本看到記者說銅導電>鈷還以為是記者亂寫24F 05/19 21:54
→ : 寫錯是<
→ : 寫錯是<
推 : 漲汁4了 推26F 05/19 21:55
推 : 不過Co不是取代Cu吧？27F 05/19 22:18
推 : 那鎳沒被嘗試過嗎?28F 05/19 22:48
推 : metal layer嗎?29F 05/19 23:10
推 : 有人研究Co的電遷移嗎30F 05/19 23:32
推 : 恩 不知道EM嚴不嚴重..31F 05/20 00:08
我依悉有印像看到 Electromigration還可以，但是我沒有特別的針對這個主題，因為我只是想知道CU在7nm以下為什麼得改用CO
推 : 感謝～32F 05/20 01:00
→ : 想請教文中指的銅通常都是較高等級的無氧銅嗎33F 05/20 01:01
抱歉啊，我不是相關領域的，不知道是否是較高等級推 : 我看到的是(雖然文章有點舊2014) 把Co沉積在Ta/TaN上再34F 05/20 01:27
→ : fill Cu 可以 fill 更好減少 void https://goo.gl/tH3eUN
→ : fill Cu 可以 fill 更好減少 void https://goo.gl/tH3eUN
How combining cobalt and copper could improve chip yields, boost performance - ExtremeTech
![[圖]]()
Applied Materials has found a new way to scale interconnects to smaller process geometries without compromising their effectiveness. It turns ... ...
![[圖]](https://www.extremetech.com/wp-content/uploads/2013/05/AppMat.jpg)
Cobalt bottom-up contact and via prefill enabling advanced logic and DRAM technologies - IEEE Xplore Document This work introduces two new metallization schemes using the electroless deposition (ELD) technique; one based on contact fill and one based on via pr ...
推 : AMAT設備商王朝的領土 又擴展了一大步36F 05/20 07:15
※ 編輯: negohsu (61.223.120.47), 05/20/2017 07:30:17推 : 推!37F 05/20 08:09
推 : 無電鍍雜質很多耶！ foundry 可以接受？ 有點懷疑！38F 05/20 09:23
推 : 感謝分享39F 05/20 09:47
推 : Gap-fill40F 05/20 22:46
推 : Cobalt EM比Cu好 用在連結上下層的via 基本上各層metal41F 05/22 00:32
→ : 還是copper
→ : 還是copper
--
※ 看板: K_hot 文章推薦值: 0 目前人氣: 0 累積人氣: 62
回列表(←)
分享