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作者 標題 [Comm] FPGA內建SERDES介面 解決CDR抖動成關鍵
時間 2011年06月27日 Mon. PM 05:14:22
http://www.2cm.com.tw/technologyshow_content.asp?sn=0708100014
FPGA內建SERDES介面 解決CDR抖動成關鍵
新通訊 2007 年 8 月號 78 期《 技術前瞻 》
文.Dan Sides/Bertrand Leigh
多年來,晶片功能和資料傳輸量的要求不斷增加,推動晶片產業從較低資料傳輸率的並行連接進階到高速串列連接。串列器-解串列器(Serializer-Deserializer, SERDES)的主要功能即在高速差動對線上傳輸串列化的資料,而非在低速平行匯流排上傳輸。一個絕佳的例子就是傳統的三十二位元64MHz的PCI匯流排被單條PCI Express通道所取代,前者的資料傳輸量有2.112Gbit/s,而後者只用四根線卻能在2.5GHz運行,資料傳輸量可達4Gbit/s。簡單來說,SERDES協定使得資料傳輸的速率更高,而用到的接腳更少。
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※ 作者: uefangsmith 時間: 2011-06-27 17:14:22
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