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標題 [新聞] 華為最新麒麟 9050 Pro 晶片照曝光！兩層
時間 Sat Oct 3 19:34:03 2026
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時間 Sat Oct 3 19:34:03 2026
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華為最新麒麟 9050 Pro 晶片照曝光！兩層 Die 垂直堆疊，尺寸再縮小
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https://technews.tw/2026/10/03/huaweis-latest-kirin-9050-pro-chip/
華為最新麒麟 9050 Pro 晶片照曝光！兩層 Die 垂直堆疊，尺寸再縮小 | TechNews 科技新報 華為最新麒麟 9050 Pro 晶片近日再傳新進展，外媒 Wccftech 引述社群平台 X 帳號 Kurnal Insights 公布的 Die Shot 指出，這款 SoC 採用兩個尺寸相同的 Die 進行垂直堆疊，並透過華為「邏輯折疊」（LogicFolding）技術，將運算邏輯與 SRAM、 ...
作者 林 妤柔 | 發布日期 2026 年 10 月 03 日 15:37
記者署名：
原文內容：
華為最新麒麟 9050 Pro 晶片近日再傳新進展，外媒 Wccftech 引述社群平台 X 帳號
Kurnal Insights 公布的 Die Shot 指出，這款 SoC 採用兩個尺寸相同的 Die 進行垂
直堆疊，並透過華為「邏輯折疊」（LogicFolding）技術，將運算邏輯與 SRAM、快取記
憶體分散到不同矽層，有望在不完全依賴先進製程微縮的情況下，進一步提高晶片的整體
運算密度。
直堆疊，並透過華為「邏輯折疊」（LogicFolding）技術，將運算邏輯與 SRAM、快取記
憶體分散到不同矽層，有望在不完全依賴先進製程微縮的情況下，進一步提高晶片的整體
運算密度。
根據其分享的 Die Shot 照片，可看到一個 Logic Die 與一個 SRAM Die，兩者透過
LogicFolding 技術堆疊。 LogicFolding 將邏輯電路垂直堆疊，即使單一電路的電晶體
密度未提升，也能增加整體運算密度。這種方式可縮短訊號傳輸路徑，並利用細間距的垂
直互連，間距甚至可縮小至微米級，讓不同主動矽層能夠以類似單一整合式晶片的方式運
作。
密度未提升，也能增加整體運算密度。這種方式可縮短訊號傳輸路徑，並利用細間距的垂
直互連，間距甚至可縮小至微米級，讓不同主動矽層能夠以類似單一整合式晶片的方式運
作。
https://reurl.cc/0kRj6b
從照片資料來看，兩個 Die 尺寸均為 11.13mm × 10.84mm，面積約 120.65mm2 。根據
@teortaxesTex 的說法，麒麟 9050 Pro 占用面積甚至比麒麟 9030S（面積達 122mm2
）更小。
@teortaxesTex 的說法，麒麟 9050 Pro 占用面積甚至比麒麟 9030S（面積達 122mm2
）更小。
https://reurl.cc/KERAXg
麒麟 9050 Pro 的 Logic Die 採用中芯國際 N+3 製程，SRAM Die 則採用 N+2 製程。由
於該晶片採用兩個 Die 堆疊，其有效平面電晶體密度約為 238 MTr/mm2 ；麒麟 9030 電
晶體密度約為 112 MTr/mm2 ，總電晶體數量則達 158.8 億顆。
於該晶片採用兩個 Die 堆疊，其有效平面電晶體密度約為 238 MTr/mm2 ；麒麟 9030 電
晶體密度約為 112 MTr/mm2 ，總電晶體數量則達 158.8 億顆。
由於麒麟 9050 Pro 採用更小的晶片尺寸，單一 Die 良率應該高於麒麟 9030 Pro。不過
，由於華為目前僅將這款晶片用於旗艦手機 Pro Max 與 RS 版本，意味著整體封裝良率
可能仍低。
，由於華為目前僅將這款晶片用於旗艦手機 Pro Max 與 RS 版本，意味著整體封裝良率
可能仍低。
先前有報導傳出，麒麟 9050 Pro 相當於 7 奈米製程，在相關測試表現已超越蘋果 3 奈
米的 A18 Pro 晶片，且在能效方面甚至有機會超越 Google Tensor G6。
心得/評論：
麒麟 9050 Pro 就像在晶片界蓋違建
製程不夠直接往上疊
但這『違建』效能太猛
連蘋果都被點名
台GG現在恐怕岌岌可危
準備拉警報啦
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 123.193.229.55 (臺灣)
※ 作者: tanted 2026-10-03 19:34:03
※ 文章代碼(AID): #1gmEWn0P (Stock)
※ 文章網址: https://www.ptt.cc/bbs/Stock/M.1791027249.A.019.html
推 : 台GG有機會跌破2000囉！1F 10/03 19:37
推 : 不要害怕2F 10/03 19:38
推 : 中吹仔高潮中3F 10/03 19:39
推 : 樓下解釋一下這是吹還是真有料？4F 10/03 19:39
推 : 比台灣5000元電子垃圾還不如5F 10/03 19:41
推 : 套定率是真的？6F 10/03 19:42
推 : 台積電早就在疊了 在大驚小怪什麼？7F 10/03 19:43
推 : 週末來了嗎！！！又想騙你各位的GG8F 10/03 19:43
![[圖]](https://i.imgur.com/slL4AYBh.jpeg)
推 : 周末鬼故事連發10F 10/03 19:44
推 : 吹半天 還是7奈米 可憐阿 中國韭菜用 7奈米晶片首季11F 10/03 19:45
推 : 穩了！稱霸世界12F 10/03 19:45
推 : 這芯片給大家的啟示就是先進製程實際上非必須，靠堆疊就已經可以做到3nm能效，何必去搞什麼1.4nm？況且7nm成本遠低於3nm，良率略低也影响不大，再加上伺服器散熱空間遠大於手機，靠堆疊的表現更能期待，加速卡終究也能脫離老美依賴，這些自以為聰明的灣灣老美起業真的是要踢鐵板了！13F 10/03 19:46
推 : 中又贏 趕快多買幾支手機支持19F 10/03 19:47
→ : 西台灣還是把記憶體打成白菜價卡實在20F 10/03 19:47
推 : 中國又領先了 馬斯克上啊21F 10/03 19:48
推 : 剛剛兩家ai給我的結論 免驚，接下來等曲博影片就好22F 10/03 19:49
推 : 我是少數敢講实話的人23F 10/03 19:49
推 : 看了一下沒料24F 10/03 19:49
推 : 做晶片最簡單了，開始運用才知道輸贏，別吹了，再吹下去越賠越多25F 10/03 19:49
推 : 不是說堆疊會過熱嗎？27F 10/03 19:51
→ : 三小實話? 沒單沒買華為手機 我都當放P28F 10/03 19:51
推 : 那幹麻搞CPO29F 10/03 19:52
→ : 這ASML才比較需要擔心30F 10/03 19:52
→ : 繼續堆疊吧 成本低XDDD31F 10/03 19:52
噓 : 華為可以不計成本做這東西出來
華為又不是花自己的錢32F 10/03 19:53
華為又不是花自己的錢32F 10/03 19:53
推 : 製成不行只能靠先進封裝，結果良率不行…笑死34F 10/03 19:53
推 : 慘 還是弱35F 10/03 19:53
→ : 怎麼有中國人在大談 繁簡轉換還出包 快笑死36F 10/03 19:53
推 : 台積電也有做SOIC比華為還早2018就推出了37F 10/03 19:54
推 : 台積是能這樣疊沒錯，但重點是目前主要設計公司的chip沒有這樣設計，華為是真的設計+製造出來38F 10/03 19:55
推 : 一層良率90趴，兩層良率幾趴，科科40F 10/03 19:55
推 : 感覺漏電漏不完耶 應該工作電壓很難太高41F 10/03 19:55
→ : 極限效能能突破，但熱散熱更慘，峰值只能一瞬間42F 10/03 19:56
→ : AMD就有實體產品 製程技術是類似的 製造難度>>設計43F 10/03 19:56
→ : 主要設計公司的chip沒這樣設計@@,所以這不會沒原因44F 10/03 19:56
推 : 我講實話吧，走上歪路不回頭的下場會很慘45F 10/03 19:57
→ : 不是其他公司不想這樣設計 是成本太高划不來46F 10/03 19:57
→ : 排水溝跑法沒這麼神好嗎47F 10/03 19:57
→ : 華為是沒得選才垂直設計48F 10/03 19:57
推 : 簡轉繁露餡了49F 10/03 19:58
推 : 掏出來了50F 10/03 19:58
推 : 沒講散熱問題怎麼辦？51F 10/03 19:58
推 : 其他公司要算成本，華為不用啊52F 10/03 19:59
推 : 等紀元哥反駁53F 10/03 19:59
噓 : GG真的要gg了啦。週一空來的急嗎54F 10/03 19:59
推 : 彎道超車！？55F 10/03 20:02
推 : 好拉 算華為厲害 GG用DUV應該沒辦法做到
有種放空2330 嘎死你56F 10/03 20:02
有種放空2330 嘎死你56F 10/03 20:02
推 : 西台灣土豪流玩法夠牛 美國窮人才用euv58F 10/03 20:03
推 : 軟體調教很強啦 每次都是這樣59F 10/03 20:04
推 : 股市總是讓你意想不到才會跌60F 10/03 20:04
推 : 祖國太牛逼了，看來星期一開盤要把GG出清了61F 10/03 20:06
噓 : 中國必須贏兩次62F 10/03 20:07
推 : 這種架構成本怎麼可能低…
現在除了EUV連DUV禁令都要來了63F 10/03 20:07
現在除了EUV連DUV禁令都要來了63F 10/03 20:07
推 : 3奈米而以 大驚小怪65F 10/03 20:08
推 : 完了，遙遙領先66F 10/03 20:09
→ : 台積都兩奈米了 真的笑死人67F 10/03 20:09
→ : 能在兩年內打造全國產製程 鬼才信68F 10/03 20:09
推 : 華為軟體很爛的 不管手機還是車機都很卡69F 10/03 20:11
→ : 做出來和能大量快速生產是兩件事70F 10/03 20:12
推 : 中吹是傻B71F 10/03 20:14
推 : 散熱？ 良率？ 價格？72F 10/03 20:15
推 : 上次聽到打GG是intel，這次換華為了嗎XD73F 10/03 20:16
推 : EDA TOOL要重寫 牛逼74F 10/03 20:16
推 : 至少不是手刻晶片了75F 10/03 20:16
→ : 彎道超車，要遙遙領先了76F 10/03 20:17
推 : 說只有華為有的去了解一下3D V-Cache跟7800X3D
何時出來的好嗎77F 10/03 20:17
何時出來的好嗎77F 10/03 20:17
→ : 好奇會不會導致更先進的散熱技術79F 10/03 20:17
推 : 你以為堆疊散熱不用顧嗎？80F 10/03 20:18
推 : MATE XT 2搭載9050 pro
我不懂半導體 有請大師講解81F 10/03 20:18
我不懂半導體 有請大師講解81F 10/03 20:18
推 : 不買垃圾gg就是聽到的所有消息都是阿共抄機台抄的進度很快 怕死了83F 10/03 20:20
推 : Google Tensor 恨鐵不成鋼(廢到笑)85F 10/03 20:20
→ : 股版應該有比華為厲害的高手86F 10/03 20:20
推 : 還有Core i5-L16G7這個是啥技術87F 10/03 20:20
推 : 我都看不懂 怎麼突然效能有3奈米88F 10/03 20:22
推 : 然後GG用DUV可以做到
他這個也沒到3奈米效能89F 10/03 20:22
他這個也沒到3奈米效能89F 10/03 20:22
噓 : 中國式蓋房,最後壓垮91F 10/03 20:23
→ : 然後他的EDA TOOL要重寫怎來的92F 10/03 20:23
推 : 台G輸慘了，快便宜賣我股票93F 10/03 20:23
推 : 懂這個有用嗎? 股版麼多晶片大師喔94F 10/03 20:23
推 : 這樣堆不是辦法啦 簡單講就是這樣95F 10/03 20:24
推 : 怕的是專利已經被卡了 加上最近2奈米好像有問題96F 10/03 20:24
→ : 你用MT/mm2 算總之塞進去的Tr.變多了 不考慮散熱(ry效能沒到 你就說同面積Tr.數有沒有到嘛97F 10/03 20:25
推 : mate xt 2已經採用了 股神快去測試一下99F 10/03 20:27
推 : 可說大幅強化版本的amd x3d （台積技術） 但複雜度高太多 eda 設計要大改 (這個不是台積能管的）另外台積現有的tsv技術精度也不如韜 散熱 設計這些
x3d都過了 也不用質疑了 都改到設計去處理了 要做問題是沒經驗 連華為體系都再探索 是技術突破成功不是商業成功 華為目前燒錢/肝換經驗和未來481F 10/04 19:29
x3d都過了 也不用質疑了 都改到設計去處理了 要做問題是沒經驗 連華為體系都再探索 是技術突破成功不是商業成功 華為目前燒錢/肝換經驗和未來481F 10/04 19:29
噓 : 結果找不到能量產的代工廠，那就跟太陽能手電筒差不多意思了487F 10/04 21:10
噓 : SOIC 跟華為是不一樣的東西，外行還要裝內行
只會講發熱的是沒看人家實測溫度有多低嗎?489F 10/04 21:21
只會講發熱的是沒看人家實測溫度有多低嗎?489F 10/04 21:21
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