看板 Tech_Job
作者
標題 [討論] Verilog被取代的可能性
時間 Tue Apr 12 14:12:03 2022
作者
標題 [討論] Verilog被取代的可能性
時間 Tue Apr 12 14:12:03 2022
Verilog支撐了ic設計產業40年
挺過了HLS, SystemVerilog等新方法的衝擊
如今是不是也快走到盡頭了？
隨著晶片複雜度不斷提升，單純用Verilog描述硬體是不是已經有點不夠用。不少人都對Ver
ilog貧弱的功能感到不滿，因而發展新一代HDL
chisel3，SpinalHDL等都聲稱自己是真正的HDL，能描述硬體，基於Scala強大的功能，這些
語言開發ic會比以往簡單許多，而且幾乎都有開源工具讓人使用
Verilog被取代的可能性，是不是可以開始討論了
台灣有公司開始研究這些新一代的HDL嗎？
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 61.228.104.33 (臺灣)
※ 文章代碼(AID): #1YLHWrff (Tech_Job)
※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1649743925.A.A69.html
→ : 我覺得短時間 verilog 仍然很難被取代。chsel 語法的進入門檻還是有點高1F 04/12 14:25
→ : 老闆說：「出問題誰負責？」3F 04/12 14:25
推 : 等中年主管退休後才有可能4F 04/12 14:26
推 : 機會不大，換了很多ip要重新check5F 04/12 14:30
→ : 被取代很難6F 04/12 14:33
推 : n年前就有人說C要被取代了7F 04/12 14:37
→ : 來來去去都是要描述電路 哪個好用就用哪個 有差嘛8F 04/12 14:40
推 : Sifive 好像都用chisel了
台廠產品沒那麼複雜 應該不太會改9F 04/12 14:41
台廠產品沒那麼複雜 應該不太會改9F 04/12 14:41
→ : 你開間公司全都用 HDL 開發不就知道了？11F 04/12 14:43
推 : 台灣產品 大部分都是跟不同ip blcok對接protocol verilog就夠了
重要的還是ip研發 產品都是把各block接起來而已
用太高階語言 看不到clock tree 反而危險12F 04/12 14:48
重要的還是ip研發 產品都是把各block接起來而已
用太高階語言 看不到clock tree 反而危險12F 04/12 14:48
推 : 結果到EDA tool還是被趴回去verilog16F 04/12 14:53
推 : 感謝分享17F 04/12 15:06
→ : 下一篇 Perl被取代的可能性18F 04/12 15:07
推 : perl被取代不是很容易嗎？ tcl python ruby......19F 04/12 15:08
推 : 下一篇：ptt被取代的可能性20F 04/12 15:10
推 : 有可能，但要很久以後，搞不好你看不到這天21F 04/12 15:17
→ : 被netlist取代22F 04/12 15:22
推 : 養個ab team 誰出的bug 少就活23F 04/12 15:25
→ : 人類被香菇取代的可能性24F 04/12 15:27
→ : 下一篇 VHDL25F 04/12 15:52
推 : 麥當勞被取代的可能性26F 04/12 16:03
推 : 老闆：換掉出包你要扛嗎27F 04/12 16:04
噓 : 我都直接run spice28F 04/12 16:19
推 : 用high-level C也可以啊，就看你compiler要怎麼做29F 04/12 16:24
推 : 教主安安30F 04/12 16:24
噓 : 廢文 0％ ic出事誰負責31F 04/12 16:31
推 : 不會32F 04/12 16:39
推 : 先證明可靠性跟穩定性，沒人想拿自己產品開玩笑33F 04/12 16:40
噓 : 廢文一看就知道沒經驗34F 04/12 16:45
推 : 要看現在四大電機系學什麼吧
不過因為TO太貴，敢冒風險的應該不多35F 04/12 17:13
不過因為TO太貴，敢冒風險的應該不多35F 04/12 17:13
推 : 10年前就有人在說要被HLS取代…37F 04/12 17:23
噓 : 呵呵 笑死38F 04/12 17:43
推 : 你也快被 AI 取代了呢39F 04/12 17:51
推 : 你是不是把Verilog當c在寫？40F 04/12 17:51
推 : 嫌功能貧弱=懶得花時間多寫41F 04/12 18:43
推 : 類比電路表示42F 04/12 19:27
推 : 還得看Synopsys,Cadence,Mentor有沒有打算支援43F 04/12 19:33
噓 : 出社會了沒44F 04/12 19:47
推 : 怎麼不用matlab45F 04/12 19:49
→ : 學術界吧46F 04/12 19:58
→ : 你有碰過Verizon或FPGA嗎…
Verilog47F 04/12 20:12
Verilog47F 04/12 20:12
→ : 光SV的package、多維陣列就讓EDA tool有奇怪現象了，不用去想更高階的做法，先等sv能很順再說吧，不是能sim、能上FPGA就能用的。49F 04/12 20:54
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